Processeurs de signaux numériques discrets des dispositifs de semi-conducteur OMAPL138EZWTD4 NFBGA

OMAPL138EZWTD4/NFBGA-361/processeurs de signaux numériques et contrôleurs - DSP, DSC

Le processeur d'OMAP-L138 C6000 DSP+ARM est un processeur d'applications de basse puissance basé sur un ARM926EJ-S et un noyau de C674x DSP. Ce processeur fournit la puissance faible sensiblement que d'autres membres de la plate-forme de TMS320C6000™ de DSPs.

Le dispositif permet aux fabricants de matériel (OEM) et aux fabricants d'original-conception (ODMs) d'apporter rapidement pour lancer des dispositifs sur le marché avec les systèmes d'exploitation robustes, les interfaces utilisateurs riches, et la représentation élevée de processeur par la flexibilité maximale d'une solution entièrement intégrée et mélangée de processeur.

L'architecture de double-noyau du dispositif fournit des indemnités de DSP et de technologies de l'ordinateur à jeu d'instructions réduit (RISC), incorporant un noyau performant de TMS320C674x DSP et un noyau d'ARM926EJ-S.

L'ARM926EJ-S est un noyau à 32 bits de processeur de RISC qui effectue des instructions et des processus à 32 bits ou de 16 bits 32-, 16-, ou des données à 8 bits. Le noyau emploie la canalisation de sorte que toutes les parties du processeur et du système mémoire puissent opérer sans interruption.

Le noyau ARM9 a un coprocesseur 15 (CP15), le module de protection, et les unités de gestion mémoire de données et de programme (MMUs) avec des tampons de regard-de côté de table. Le noyau ARM9 a les cachettes distinctes de l'instruction 16-KB et des données 16-KB. Les deux cachettes sont la manière 4 associative avec l'étiquette virtuelle d'index virtuel (VIVT). Le noyau ARM9 a également 8KB de RAM (Tableau de vecteur) et 64KB de ROM.

Le noyau du dispositif DSP emploie une architecture 2 basée sur cachette de niveau. La cachette de programme du niveau 1 (L1P) est des 32 - la cachette tracée directe de KB, et la 1 cachette de niveau de données (L1D) est un 32-KB bidirectionnel, cachette ensemble-associative. La cachette de programme du niveau 2 (L2P) se compose d'un espace mémoire 256-KB qui est partagé entre le programme et l'espace de données. La mémoire L2 peut être configurée en tant que la mémoire, la cachette, ou combinaisons tracée des deux. Bien que le DSP L2 soit accessible par l'ARM9 et d'autres centres serveurs dans le système, un 128KB supplémentaire de RAM a partagé la mémoire est disponible à l'usage d'autres centres serveurs sans affecter la représentation de DSP.

Pour les dispositifs sécurité-permis, Secure Boot de base du TI laisse des utilisateurs protéger la propriété intellectuelle de propriété industrielle et empêche les entités externes de modifier des algorithmes utilisateur-développés. Par à partir d'une « racine-de-confiance réalisée par matériel, » l'écoulement sûr de botte assure un bon point de départ connu pour l'exécution de code. Par défaut, le port de JTAG est fermé à clef vers le bas pour empêcher l'émulation et pour corriger des attaques ; cependant, le port de JTAG peut être permis pendant le processus de botte sûr pendant le développement d'applications. Les modules de botte sont chiffrés tout en se reposant dans la mémoire non volatile externe, telle que l'éclair ou l'EEPROM, et sont déchiffrés et authentifiés une fois chargés pendant la botte sûre. Le chiffrage et le décryptage protège l'IP des utilisateurs et les laisse solidement installer le système et commencer l'opération de dispositif avec le code connu et de confiance.

Secure Boot de base emploie SHA-1 ou SHA-256, et AES-128 pour la validation d'image de botte. Secure Boot de base emploie également AES-128 pour le chiffrage d'image de botte. L'écoulement sûr de botte utilise un plan multicouche de chiffrage qui protège non seulement le processus de botte mais offre également la capacité d'améliorer solidement la botte et l'application intègrent dans le logiciel. Une clé de chiffrement dispositif-spécifique de 128 bits, connue seulement au dispositif et produite utilisant un générateur à nombre aléatoire certifié par NIST-800-22, est employée pour protéger des clés de cryptage d'utilisateur. Quand une mise à jour est nécessaire, le client emploie les clés de cryptage pour créer une nouvelle image chiffrée. Alors le dispositif peut acquérir l'image par une interface externe, telle que l'Ethernet, et recouvre le code existant. Pour plus de détails sur les dispositifs de sécurité soutenus ou le Secure Boot de base du TI, voyez le guide de l'utilisateur de sécurité de processeur de TMS320C674x/OMAP-L1x.

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